Introduction
Les résultats du troisième trimestre 2026, publiés par AMD le 3 novembre, confirment une donnée centrale : le segment data center a généré 8,5 milliards de dollars de chiffre d'affaires, en progression de 97 % sur un an. Derrière ce chiffre, deux moteurs principaux, les GPU Instinct MI450 et les processeurs EPYC Venice de sixième génération, avec pour Venice une particularité notable : les premières livraisons commerciales ont eu lieu au cours du trimestre écoulé, même si les configurations OEM complètes n'atteindront leur disponibilité générale qu'au quatrième trimestre 2026.
Ce démarrage pose les bases d'un cycle de renouvellement qui va occuper les équipes infrastructure tout au long de 2027.
Venice, l'architecture qui redistribue les benchmarks serveur
Gravé en 2 nm chez TSMC et construit sur l'architecture Zen 6, Venice (série EPYC 9006) monte jusqu'à 256 cœurs par socket sur la plateforme SP7, en progression sensible par rapport aux 192 cœurs du flagship Turin. La référence 256 cœurs est tarifée aux alentours de 15 000 dollars par processeur.
Mais la rupture la plus nette n'est pas dans le décompte de cœurs. Venice est le premier processeur serveur à intégrer nativement PCIe Gen 6 : 128 voies par socket à 64 GT/s, ce qui double le débit disponible pour les GPU, les accélérateurs et le stockage NVMe attaché directement au CPU. Cette évolution modifie en profondeur les topologies d'interconnexion envisageables dans les racks à haute densité de calcul.
Plus de 240 plateformes serveur OEM sont certifiées sur Venice, soit environ 20 % de plus que lors du lancement de Turin, signe d'une adoption anticipée plus large dans l'écosystème partenaire.
Deux paliers de bande passante mémoire, une décision d'achat concrète
Venice SP7 porte le nombre de canaux mémoire à seize, contre douze pour Turin. Mais la bande passante effective dépend directement du type de module installé, et ce point mérite une lecture précise avant tout arbitrage achat.
Avec des RDIMM DDR5 standard cadencés à 8 000 MT/s, les seize canaux délivrent environ 1 To/s par socket. Le calcul est direct : 8 000 MT/s × 8 octets × 16 canaux = 1 024 Go/s. C'est le palier atteignable dès aujourd'hui avec les barrettes DDR5 courantes du marché.
Le deuxième palier, à 1,6 To/s, nécessite des MRDIMM (Multiplexer-combined RDIMM) de deuxième génération cadencés à 12 800 MT/s. La cohérence arithmétique est rigoureuse : 12 800 MT/s × 8 octets × 16 canaux = 1 638 Go/s, soit environ 1,6 To/s. Ces modules offrent une densité et un débit supérieurs, au prix d'un coût unitaire plus élevé et d'une disponibilité encore limitée par rapport aux RDIMM classiques. Pour les charges mémoire-intensives, bases de données in-memory, analytics temps réel, inférence de modèles sur CPU, le gain peut justifier l'investissement. Pour les autres workloads, le palier RDIMM à 1 To/s reste le choix raisonnable.
Ce que les équipes IT doivent planifier maintenant
Les systèmes OEM basés sur Venice sont attendus en disponibilité générale au quatrième trimestre 2026, avec des instances cloud chez les principaux hyperscalers annoncées pour début 2027. La plateforme SP8, ciblant les configurations de 8 à 128 cœurs avec huit canaux mémoire, est prévue pour le premier semestre 2027, ce qui permettra un renouvellement progressif des parcs hétérogènes.
Du côté accélérateurs, les GPU Instinct MI450 sont déployés chez Anthropic, Meta, Microsoft, OpenAI et Oracle, et propulsent également le supercalculateur européen LUMI-AI exploité par EuroHPC. AMD anticipe environ 17 milliards de dollars de chiffre d'affaires au quatrième trimestre 2026, en hausse de 66 % sur un an, signal que l'effet Venice ne fait que commencer à peser dans les résultats.
Pour les directions informatiques engagées dans une planification budgétaire 2027, l'arbitrage SP7/SP8 et le choix RDIMM/MRDIMM méritent d'être intégrés dès maintenant dans les cahiers des charges de renouvellement.